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ff52089a
编写于
12月 28, 2020
作者:
Y
Yinan Xu
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roq: when intrBitSetReg, allow only one instruction to commit at each clock cycle
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6d4530ec
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with
2 addition
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1 deletion
+2
-1
src/main/scala/xiangshan/backend/roq/Roq.scala
src/main/scala/xiangshan/backend/roq/Roq.scala
+2
-1
未找到文件。
src/main/scala/xiangshan/backend/roq/Roq.scala
浏览文件 @
ff52089a
...
...
@@ -367,7 +367,8 @@ class Roq(numWbPorts: Int) extends XSModule with HasCircularQueuePtrHelper {
val
commit_block
=
VecInit
((
0
until
CommitWidth
).
map
(
i
=>
!
commit_w
(
i
)
||
commit_exception
(
i
)
||
writebackData
.
io
.
rdata
(
i
).
flushPipe
))
for
(
i
<-
0
until
CommitWidth
)
{
// defaults: state === s_idle and instructions commit
val
isBlocked
=
if
(
i
!=
0
)
Cat
(
commit_block
.
take
(
i
)).
orR
||
intrEnable
else
false
.
B
// when intrBitSetReg, allow only one instruction to commit at each clock cycle
val
isBlocked
=
if
(
i
!=
0
)
Cat
(
commit_block
.
take
(
i
)).
orR
||
intrBitSetReg
else
false
.
B
io
.
commits
.
valid
(
i
)
:=
commit_v
(
i
)
&&
commit_w
(
i
)
&&
!
isBlocked
&&
!
commit_exception
(
i
)
io
.
commits
.
info
(
i
)
:=
dispatchData
.
io
.
rdata
(
i
)
...
...
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